實現高速時分交換的電路模塊

2013年

應用技術

成熟應用階段

成果簡介

一種實現高速時分交換的電路模塊，由奇偶兩塊數據存儲器和一塊控制存儲器、選擇器及時序電路構成。同步后的16位并行數據按時序電路產生的順序地址寫入奇偶兩塊數據存儲器，控制存儲器寫入按處理機送來的地址寫入數據，控制存儲器按時序電路產生的順序地址讀出數據。控制存儲器輸出的數據作為數據存儲器的讀出地址，從而達到時隙交換的目的。兩塊數據存儲器分別輸出16位數據，通過選擇器得到交換后的16位并行數據。從...

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實現高速時分交換的電路模塊

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