面向串擾的時延測試方法

2010年

基礎理論

初期階段

成果簡介

隨著VLSI工藝特征尺寸向超深亞微米、納米級的持續推進，芯片內部速度不斷增加，與性能相關的缺陷日趨嚴重，各種噪聲效應引起的信號完整性問題對VLSI系統的性能產生重大影響，特別是互連線之間串擾帶來的時延改變不容忽視，對于芯片系統上長互連總線來說串擾現象尤為突出，必須進行考慮互連線串擾噪聲的時延測試。本項目分別針對時序電路和片上總線的線間串擾問題進行了時延測試方法研究。在時序電路中考慮多串擾源...

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面向串擾的時延測試方法

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